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[學習筆記] DOULOS 的 UVM Adopter Class Online

剛好在我們 team 需要 UVM 架構驗證時參加了這堂 DOULOS 開的 UVM Adopter 課程

此課程是由 DOULUS 專業的講師所開

全英文授課

課程內容從基本的環境、元件一直延伸到進階的多種議題都有涵蓋

五天的上課時間內需要完成10個 exercises

課程時間 30 個小時

每個練習的內容設計環環相扣

從基本的建立 driver, monitor, subscriber, agent, passive agent, multiple drivers整合,

virtual sequence 應用, hierarchy sequence

以及 UVM factory 強大的特性都有其練習題讓我實作

此課程最精華的部分實屬這10個實作練習了吧

在課程中使用 DOULUS 提供的 EDA playground 來進行 simulation 甚至可以與講師協同開發

這個平台也提供了聊天室窗可以讓你直接向講師進行私人訊息的發問

此課程有附上具有講解的 PDF 投影片

其內容的設計不會像是 UVM cookbook 一樣從頭講到尾

而是挑出最具代表性的特色來解釋 UVM framework 本身的設計理念

也因為如此

本課程不適合對於 Verilog 以及沒有 Systemverilog 驗證經驗的人來上

課程的節奏偏快

課程內容的設計已經假設學生熟悉 Systemverilog、software design principle以及幾個重要的Design pattern (factory, singleton)

還有 polymorphism 也是不可或缺的基本觀念

雖然講師在講解在幾個單元因為時間關係草草帶過但我認為 DOULUS 所設計的10個exercises只要自己做過一遍的話肯定能體會 UVM 的精隨

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