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[IC驗證] 建構你的UVM testbench 以及多個 uvm_agent 的使用時機點

更新日期:6月 6


在建構你的 UVM 驗證環境時最重要的就是interface了

對於 verification IP而言你能看到的介面視角

代表了你能夠以何種方式來驗證電路

大部分可能是以黑盒子驗證為主

也就是只看著最外框的interface設計出對應的sequece item來driving 電路

如果今天你設計的itnerface包含內部的control訊號

你就能進行更底層的白盒子驗證

也許能夠驗出更corner的錯誤

各有優缺

除了inteface之外

你也必須設計sequence item所帶有的資訊

以及帶有這些資訊後想要呈現與DUT的互動行為(driver layer)

可以是單向的、雙向的或是具有pipeline的

接著就可以設計你的agent

正常的agent只具有一種transaction type也就是一種sequence item

對應到一種interface

但是有的時候我們會使用多個agent來提供更彈性化的virtual sequence驗證

由於有多個agent所以對應道不同的interface還有不同的transaction

所以在設計sequence的時候可以組合不同的sequence item形成virtual sequence

藉此提供上層有更多樣化的test設計

如最開頭的圖所示

AHB與SPI有不同的agent

因此在設計virtual sequence時可以interleaft不同的sequence item來達到交叉隨機測試的控制


#UVM #uvm_agent



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