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[IC design] IC設計面試進階考題

剛好在這周要幫忙面是一位很資深的IC designer

所以我把我想要出的考題記錄下來以免忘記


1. 圖中間是一塊encoder核心電路使用 1G hz clk,每個cycle都會將32 bit的資料輸入編碼,第520筆後完成一段 codeword 的編碼,將會有一段128*7 bits有效的parity輸出,需要設計一個wrapper電路,以符合慢速 clk 250M且輸入頻寬為 128 bit/cycle,一個 codeword 將會花130個 cycles才能全部輸入,wrapper與encode核心的介面皆使用 valid/ready handshaking,我們希望輸出的資料為原本輸入的 128 bits*130 筆加上 7筆編碼的128 bits parity 資料,這137筆必須"連續"輸出,題目為如何設計wrapper(clk250M)的電路讓throughput可以比較高


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