[IC設計]為何需要在電路中加上dummy cell
俗話說 : 能在 RTL 階段解決的是就盡量用 RTL 解決
為甚麼呢?
今天如果要將電路切 pipeline
你想想看用 RTL verilog 做比較方便還是 netlist?
當然是用 RTL 比較快
那 Dummy cell 到底是什麼?
就是在電路設計階段加上不會用到 flip-flop
並且確定這些 DFF 有被 driving
要不然在 synthesis 階段將會被 design compiler 給化簡掉
由於到了 APR 階段如果發現functional error的話
RTL已經不能再修改了
就只能靠著這些當初加上的 Dummy cell 來修改功能
聽說是把DFF原本的driving source切斷
接上你自己希望的source
再將driving destination接上對應的地方
就可以在不改動RTL的狀況下修改電路功能
如果今天你的design有多個clk source
別忘了register本身是靠著clk trigger的
所以每種clk都要加上dummy cell喔