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[好書推薦] 驗證聖經 : systemverilog for verification a guide to learning the testbench language features 3rd


systemverilog 一直是驗證 verilog 硬體最重要的語言

大多數人只會其皮毛導致驗證環境不夠完整和不可重複使用以及各種限制

導致在 IC開發過程中無法在前端設計時找出其缺陷

一個好的驗證功能師可以讓整個開發流程大幅減少 ECO 的機率

這本書就是在介紹如何使用傳統的systemverilog來建立出完整的驗證環境

完整的環境包含了 driver, agent, scoreboard, monitor, environment 以及觸發驗證項目的 stimulus (generater)

如果以上名詞幾乎都沒聽過的話不算是會做驗證

一直都想要入手的這本經典書

在因緣際會下跟學弟借到了

在一兩個禮拜內即看完

為的就是在學習 UVM(Universal Verification Methodology) 之前來鋪路

總之這本書就是大推

用最正宗的觀念來墊定複雜系統中良好的基礎

不過這本書完全沒有對UVM教學

畢竟 UVM 是最近這五到十年才流行起來的 framework


#systemverilog #IC驗證


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